Tipps zur Verwendung des HyperLynx DDR-Assistenten zur Analyse von QDR4



    Quad Data Rate (QDR-IV) ist ein Hochleistungsspeicherstandard für Netzwerkanwendungen und eignet sich ideal für die neue Generation von Netzwerkgeräten, Kommunikationsgeräten und Computersystemen.

    QDR-IV SRAM verfügt über einen integrierten Fehlererkennungs- und Korrekturblock (ECC), um die Datenintegrität zu gewährleisten. Dieses Gerät kann alle Ein-Bit-Speicherfehler behandeln, einschließlich derjenigen, die durch kosmische Strahlung und Alphateilchen verursacht werden. Als Ergebnis haben Speichermodule eine Programmfehlerrate (SER) von nicht mehr als 0,01 Ausfällen / MB. QDR-IV ist mit einer programmierbaren Adressparitätsfunktion ausgestattet, die die Datenintegrität auf dem Adressbus gewährleistet.

    Besonderheiten des QDR-SRAM-Speichers:

    • Das eingebaute Fehlerkorrekturmodul gewährleistet die Datenintegrität und eliminiert Softwarefehler
    • Die Module sind in zwei Versionen erhältlich: QDR-IV HP (Datentransferrate 1334 Mtrans / s) und QDR-IV XP (Datentransferrate 2132 Mtrans / s)
    • Zwei unabhängige bidirektionale DDR1-Speicherdatenanschlüsse
    • Busumkehrung zur Reduzierung von Rauschen beim Anschließen von Eingangs- und Ausgangsleitungen
    • Integrierte Anpassungsschaltung (ODT) reduziert die Platinen-Komplexität
    • Verzerrtes Training, um den Zeitpunkt der Signalerfassung zu verbessern
    • I / O-Signalpegel: 1,2 V bis 1,25 V (schnelle Transceiver-Logik (HSTL) / terminierte Logik (SSTL)), 1,1 V bis 1,2 V (POD2)
    • 361-poliges FCBGA3-Gehäuse
    • Busbreite: x18, x36 Bit

    Einleitung


    Der DDRx-Assistent ist ein benutzerfreundliches Tool in HyperLynx, mit dem Sie Zeitverläufe im Batch-Modus überwachen und die Signalintegrität von Standard-DDR-JEDEC-Protokollen analysieren können. Der DDRx-Assistent kann sowohl im Stadium der prä-topologischen Analyse gemäß dem Szenario „Was wäre wenn“ als auch auf einer vollständig nachverfolgten Karte gestartet werden. Darüber hinaus können Sie mit dem Tool die meisten Formate der Modelle importieren, die von großen Chipslieferanten erstellt wurden.

    Mit dem DDRx-Assistenten können Sie alle Bits des Speicherbusses auf Übereinstimmung mit der Signalintegrität sowie auf die Synchronisationsanforderungen zwischen Signalen prüfen. Dieser Artikel beschreibt detailliert die Verwendung eines interaktiven Assistenten zur Analyse von Projekten, die das QDR4-Protokoll implementieren (Abbildung 1).


    Abb. 1. Interne QDR-Architektur am Beispiel eines CY7C4142KV13-Moduls (anklickbar)

    Sehen Sie sich zunächst QDR-IV in HyperLynx DDRx WIZARD an


    Das QDR-IV-Protokoll definiert zwei unidirektionale Paare des Datenstrobesignals: eines zum Lesen von Daten, das andere zum Schreiben, die einen unabhängigen Betrieb und gleichzeitige Lese- und Schreibvorgänge unterstützen, und die Ports können bei verschiedenen Frequenzen arbeiten (2). Somit ist die Gefahr einer Fehlfunktion vollständig ausgeschlossen.


    Abb. 2. Verfügbarkeit separater Ports zum Lesen und Schreiben in der QDR-SRAM-Architektur

    Für dieses Protokoll verwendet der DDRx-Assistent separate Gatter für Lese- und Schreibvorgänge. QDR IV wird normalerweise unter Verwendung eines x36- oder x18-Bit-Busses implementiert (siehe 3a und 3b).

    BildAbb. 3a QDR-IV, x36-BitBildAbb. 3b. QDR-IV, x36-Bit

    Mit dem DDRx-Assistenten können Sie QDR-IV in drei Schritten simulieren:

    • Überprüfen Sie die Lesedaten
    • Dateneingabe prüfen
    • Busadresse / Steuerung prüfen

    Da der Adress- / Steuerbus unabhängig von Lese- / Schreibprüfungen von Daten geprüft werden kann, können Sie Zeit sparen, indem Sie diesen Schritt mit einem beliebigen Datentestschritt kombinieren. Im Folgenden werden alle drei Szenarien von Testdaten beschrieben.

    Technologische Merkmale


    QDR-IV unterstützt die Pseudo-Open-Drain-Technologie (POD) und die Terminierungslogik (SSTL) der Stub-Serie (SSTL) (Abbildung 4).


    Abb. 4. Unterschiede zwischen POD und SSTL

    Unabhängig vom verwendeten Logikstandard wählen Sie LPDDR3 als Technologie (Abb. 5), da hier das Vref-Training nicht unterstützt wird , wie dies beim POD-Modul von DDR4 der Fall ist. Stattdessen werden feste Vref- und Vinh / Vinl-Werte verwendet, ähnlich wie bei DDR3 und LPDDR3. Da QDR-IV doppelte Datenraten für Adressensignale wie LPDDR3 verwendet, wird empfohlen, diese Option zu wählen. Geben Sie anschließend die Übertragungsrate der Benutzerdaten ein, z. B. 1866 MT / s oder 2133 MT / s, wobei MT / s die Anzahl der Megatransaktionen pro Sekunde (Megatransfers pro Sekunde) ist.


    Abb. 5. Wahl des Logikstandards

    Datensignal: Leseoperation


    Für Datenlesevorgänge steuert der DRAM die DQ-Signale in Verbindung mit den Differenzgattern-QK-Signalen. Somit konzentriert sich die Einstellung auf die Datenleseoperation und ordnet die erforderlichen Schaltungen (Signale) dem entsprechenden QK-Gatter zu. Aktivieren Sie im
    Abschnitt " Zu simulierende Netze " (Abb. 6) das Kontrollkästchen " Nur Zyklen lesen " . Kontrollkästchen Clock-to-Strobe- und Adressprüfungen sind optional.

    Überprüfen Sie auch die Installation des Kontrollkästchens Signalstarts kompensieren kompensieren .


    Abb. 6. Lesen von Daten Stellen

    Sie sicher, dass alle notwendigen Datentore ausgewählt sind (Abb. 7).
    Im Bereich DatennetzeVergewissern Sie sich, dass die Signale mit jedem Gatter übereinstimmen. Bitte beachten Sie, dass die Signale für x18- und x36-Bit-Busse unterschiedlich sind. Stellen Sie daher sicher, dass die Pinbelegung für Ihren speziellen Fall korrekt ist (Abb. 8a und 8b).


    Abb. 7. Read Data Strobe


    Fig. 8a. Gruppensignale zu 36-Bit - Bus -


    Abbildung. 8b. Signalgruppe für 18-Bit-Bus

    Parallele Busprüfungen werden normalerweise durch Einstellen / Verzögern der Zeit zwischen Strobe und Signal durchgeführt. Alle diese Anforderungen werden vom DDRx-Assistenten zusätzlich zu anderen Zeitwerten benötigt, um die Ergebnisse zu überprüfen. Diese Werte können sich von Chip zu Chip unterscheiden. Daher wird empfohlen, Werte einzugeben, die für ein bestimmtes Speichergerät gelten. Darüber hinaus sind die standardmäßigen Timing-Informationen für LPDDR3 nicht mit QDR-IV kompatibel. Daher sollten alle Timing-Informationen für QDR-IV eingegeben werden und der Dokumentation für Ihren Chip entsprechen.

    Dies kann entweder über den Synchronisationsassistenten ( Timing Wizard) erfolgen.) (Abb. 9), die den Benutzer auffordert, mehrere Formulare für die nachfolgende Erzeugung von Zeitwerten auszufüllen, oder Sie können .V-Synchronisationsdateien bearbeiten, die Ihrem Controller und DRAM entsprechen.


    Abb. 9. Einstellen der Timing-Werte

    Hinweis : Da die Simulation im LPDDR3- Modus ausgeführt wird , sollten die Ergebnisse entsprechend interpretiert werden.

    Datensignal: Schreibvorgang


    Der Datenschreibvorgang und seine Analyse ähneln der Analyse für den oben beschriebenen Lesevorgang. Es gibt jedoch zwei Hauptunterschiede, die wir jetzt berücksichtigen werden. Mit Ausnahme dieser zwei Nuancen können die Schritte, die für eine Datenleseoperation ausgeführt werden, wiederholt werden, um das Schreiben von Daten zu simulieren. Stellen Sie im

    Abschnitt Zu simulierende Netze (Abbildung 10) sicher, dass die Option Nur Zyklen schreiben ausgewählt ist .

    Es ist auch möglich , Adresssignalaufzeichnungsvorgang (zu simulieren Adreßsignal Schreiboperationen ). Vergessen Sie nicht, sicherzustellen, dass das Kontrollkästchen Kompensationsversatz aktiviert ist .


    Abb. 10. Zeichnen Sie die Daten auf.

    Stellen Sie sicher, dass sich der Abschnitt Data Strobe befindetDie richtigen Gatter werden ausgewählt (Abb. 11). Der Hauptunterschied zwischen einer Lesetransaktion und einer Schreibtransaktion ist der für die Datensynchronisation verwendete Strobe. Dieser Strobe unterscheidet sich von dem für den Datenlesevorgang verwendeten Strobe (12 und 13).


    Abb. 11. Datentore aufzeichnen


    . Abb. 12. Signal-Strobe-Signalgruppen (36-Bit-Bus)


    . 13. Signal-Strobe-Signalgruppen (18-Bit-Bus)

    Busadresse, Befehle und Steuerungen


    QDR-IV verwendet CK / CK # -Differenztakte, um Steuersignale, Adressen und Befehlssignale auszuwählen. Die Vorderflanke des CK-Signals wird zur Eingabe von Informationen zu Port A und die Hinterflanke zum Auswählen von Informationen zu Port B verwendet.

    Unter Berücksichtigung der Integrität des Signals müssen die Wellenformen für die Adressleitungen den Installationsanforderungen und Verzögerungen sowohl der Vorder- als auch der Hinterflanke des Taktsignals entsprechen . Dies ist dem Verhalten von LPDDR3 sehr ähnlich. LDA # -, LDB # -, RWA # - und RWB #

    -Signale werden mit einer einzigen Datenrate (Single Data Rate) synchronisiert. Dies bedeutet, dass diese Signale nur auf einer der beiden Taktflanken synchronisiert werden. Die Signale LDA # und RWA # werden bei der ansteigenden Flanke der Uhr und die Signale LDB # und RWB # an der fallenden Front synchronisiert.

    Die Blöcke sind weitgehend symmetrisch - das vordere Differential vorne unterscheidet sich nicht wesentlich vom hinteren. Das heißt, um die Integrität der Signale zu gewährleisten, sollten die Timing-Werte für LDB # und RWB # nahezu gleich sein, wenn sie nicht identisch sind, wenn an der Vorder- oder Hinterflanke des Taktsignals abgetastet wird. LPDDR3-Steuersignale werden auch nur an der Vorderflanke synchronisiert.

    Die folgenden Schritte beziehen sich speziell auf die Simulation von Adressbussen, Befehlen und Steuerelementen bei Verwendung von QDR-IV.

    Stellen Sie sicher, dass das Adress-, Befehls- und Steuerungs-Timing (relativ zu Uhren) im Abschnitt Zu simulierende Netze überprüft wird (Abb. 14). Abb. 14. Setzen Sie das Kontrollkästchen Adress-, Befehls- und Steuerungszeitpunkt im Bereich Clock Nets .




    Stellen Sie sicher, dass ein differentielles Paar von Taktsignalen CK / CK # ausgewählt ist (15).


    Abb. 15. Auswahl des differentiellen Synchronsignals Stellen Sie im

    Abschnitt Addr / Comm-Netze sicher, dass die Bits A [20: 0] für Geräte mit x36 und die Bits A [19: 0] für Geräte mit x18 ausgewählt sind. Stellen Sie zusätzlich die Signale AP und AINV ein (Abb. 16 und 17).


    Abb. 16. Einstellungen für den x36-Bit-Bus


    Abb. 17. Einstellungen für x18-Bit-Busse Wählen Sie

    im Abschnitt Kontrollnetze die Signale LDA #, LDB #, RWA # und RWB # aus (Abbildung 18).


    Abb. 18. Steuersignale

    Stellen Sie wie beim Modellieren des Datensignals sicher, dass Sie die richtigen Dateien mit den Timing-Parametern verwenden. Der Rest der Simulations- und Auswertungsergebnisse ähnelt LPDDR3.

    „Interpretieren der Ergebnisse des HyperLynx DDRx-Berichts“

    Fazit


    Befolgen Sie die einfachen Anweisungen in diesem Artikel, um das DDRx-Assistenten-Hilfspaket zu nutzen, um QDR-IV-Reifen zu simulieren und zu testen.

    Ich hoffe, dieses Handbuch wird für jemanden nützlich sein.
    Mit freundlichen Grüßen Filipov Bogdan ( pbo ).

    Ich nutze diese Gelegenheit auch, um die Entwickler von REI zu einem von Nanosoft und Mentor Graphics organisierten Seminar einzuladen:

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