Designstandards in der Mikroelektronik: Wo stehen eigentlich 7 Nanometer in der 7-nm-Technologie?

    Moderne mikroelektronische Technologien - wie "Ten Little Indianer". Die Entwicklungs- und Ausrüstungskosten sind so hoch, dass mit jedem neuen Schritt nach vorne jemand fällt. Nach der Nachricht von der Weigerung von GlobalFoundries, 7 nm zu entwickeln, gibt es drei davon: TSMC, Intel und Samsung. Und was sind die „Design-Normen“ und wo ist die begehrte Größe von 7 nm? Und ist er überhaupt da?


    Abbildung 1. Fairchild FI-100-Transistor, 1964.

    Die ersten seriellen MOSFETs kamen 1964 auf den Markt und unterschieden sich, wie die erfahrenen Lesegeräte aus der Abbildung erkennen lassen, fast nicht von den mehr oder weniger modernen - mit Ausnahme der Größe (siehe Skala).

    Warum die Größe von Transistoren verringern? Die naheliegendste Antwort auf diese Frage heißt Moores Gesetz und besagt, dass alle zwei Jahre die Anzahl der Transistoren auf einem Chip verdoppelt werden muss, was bedeutet, dass die linearen Abmessungen der Transistoren um den Faktor zwei abnehmen sollten. "Muss" - nach den Beobachtungen von Gordon Moore (und einigen anderen Ingenieuren) in den siebziger Jahren. Moores Gesetz impliziert viele andere Faktoren, die die ITRS-Mikroelektronik-Roadmap ausmachen. Die einfachste und gröbste Formulierung von Methoden zur Umsetzung des Moore'schen Gesetzes (auch als Dennards Miniaturisierungsgesetz bekannt) - eine Erhöhung der Anzahl von Transistoren auf einem Chip sollte nicht zu einer Erhöhung der Leistungsdichte führen, d. H. Wenn die Größe der Transistoren abnimmt, sollten die Versorgungsspannung und der Betriebsstrom proportional reduziert werden.
    Der Strom durch den MOS-Transistor ist proportional zum Verhältnis seiner Breite zu Länge, was bedeutet, dass derselbe Strom proportional gehalten werden kann, wobei beide Parameter abnehmen. Außerdem reduzieren wir die Gate-Kapazität (proportional zum Produkt aus Länge und Breite des Kanals), wodurch die Schaltung noch schneller wird. Im Allgemeinen gibt es in der digitalen Schaltung fast keinen Grund, die Transistoren größer als die minimal zulässige Größe zu machen. Dann beginnen die Nuancen über die Tatsache, dass in der Logik p-Kanal-Transistoren normalerweise etwas breiter als der n-Kanal sind, um den Unterschied in der Ladungsträgermobilität zu kompensieren, und im Speicher dagegen die n-Kanal-Transistoren breiter sind, so dass der Speicher normalerweise mit einem nichtkomplementären Schlüssel aufgezeichnet wird, was jedoch tatsächlich der Fall ist Nuancen und global - je kleiner der Transistor - desto besser für digitale Schaltungen.

    Deshalb war die Kanallänge immer die kleinste Größe in der Topologie des Chips und die logischste Bezeichnung der Designstandards.

    Hierbei ist zu beachten, dass die obigen Überlegungen zur Größe nicht für analoge Schaltungen gelten. Auf dem zweiten Monitor meines Computers befindet sich beispielsweise ein passendes Transistorenpaar für die 150-nm-Technologie mit 32 Stück je 8/1 Mikrometer Größe. Dies geschieht, um die Identität dieser beiden Transistoren trotz der technologischen Variation der Parameter sicherzustellen. Das Gebiet ist von untergeordneter Bedeutung.

    Technologen und Topologen verfügen über ein sogenanntes Lambda-System mit typischen Topologiedimensionen. Es ist sehr praktisch, um Design zu studieren (und wurde an der University of Berkeley erfunden, wenn ich mich nicht irre). Entwürfe werden von Fabrik zu Fabrik transferiert. Tatsächlich ist dies eine Verallgemeinerung typischer Größen und technologischer Einschränkungen, aber etwas unhöflich, so dass es in jeder Fabrik funktionieren kann. In ihrem Beispiel ist es zweckmäßig, die typischen Abmessungen der Elemente im Chip zu betrachten. Die Prinzipien des Lambda-Systems sind sehr einfach:

    1. Wenn die Verschiebung von Elementen auf zwei verschiedenen photolithographischen Masken katastrophale Folgen hat (z. B. ein Kurzschluss), sollte der Größenvorrat zur Vermeidung von Inkonsistenzen mindestens zwei Lambda betragen.
    2. Wenn die Verschiebung der Elemente unerwünschte, jedoch keine katastrophalen Folgen hat, muss der Größenvorrat mindestens ein Lambda betragen.
    3. Die minimale Größe des Fotomaskenfensters beträgt zwei Lambda.

    Aus dem dritten Punkt folgt insbesondere, dass Lambda in alten Technologien die Hälfte des Designstandards ist (genauer gesagt, die Länge des Transistorkanals und die Designstandards sind zwei Lambda).


    Abbildung 2. Ein Beispiel für eine Topologie, die an einem Lambda-System durchgeführt wurde.

    Das Lambda-System funktionierte perfekt mit den alten Designstandards, sodass Sie die Produktion bequem von der Fabrik in die Fabrik verlagern, Zweitchip-Anbieter organisieren und noch viel mehr tun können, was nützlich ist. Mit dem zunehmenden Wettbewerb und der Anzahl der Transistoren auf einem Chip bemühten sich die Fabriken jedoch, die Topologie etwas kompakter zu gestalten, so dass nun die dem "reinen" Lambda-System entsprechenden Entwurfsregeln nicht mehr gefunden werden können, außer in Situationen, in denen Entwickler sie unabhängig von der Produktionswahrscheinlichkeit abschneiden Chip in verschiedenen Fabriken. Im Laufe der Jahre hat die Industrie jedoch eine direkte Verbindung "Designnormen = Transistorkanallänge" entwickelt, die erfolgreich existierte, bis die Größe der Transistoren einige zehn Nanometer erreichte.


    Abbildung 3. Schematischer Ausschnitt des Transistors.

    Diese Figur zeigt einen sehr stark vereinfachten Ausschnitt eines herkömmlichen planaren (flachen) Transistors, der den Unterschied zwischen der topologischen Kanallänge (Ldrawn) und der effektiven Kanallänge (Leff) zeigt. Woher kommt der Unterschied?

    Apropos mikroelektronische Technologie: Die Photolithographie wird fast immer erwähnt, aber viel seltener - andere, nicht weniger wichtige technologische Operationen: Ätzen, Ionenimplantation, Diffusion usw. usw. Für unser Gespräch mit Ihnen wäre es nicht überflüssig, Sie daran zu erinnern, wie Diffusion und Ionenimplantation funktionieren.


    Abbildung 4. Vergleich von Diffusion und Ionenimplantation.

    Diffusion ist einfach. Sie nehmen einen Siliziumwafer, auf den zuvor (mit Hilfe der Photolithographie) eine Zeichnung aufgebracht wird, die die Stellen abdeckt, an denen keine Beimischung erforderlich ist, und die Stellen öffnet, wo sie benötigt werden. Als nächstes müssen Sie eine gasförmige Verunreinigung in eine Kammer mit einem Kristall geben und auf eine Temperatur erwärmen, bei der die Verunreinigung in das Silizium eindringt. Durch Anpassen der Temperatur und der Dauer des Prozesses können Sie die erforderliche Menge und Tiefe der Verunreinigung erreichen.

    Das offensichtliche Minus der Diffusion besteht darin, dass die Verunreinigung in alle Richtungen gleichermaßen in das Silizium eindringt, dh nach unten und zur Seite, wodurch die effektive Länge des Kanals reduziert wird. Und wir reden jetzt über Hunderte von Nanometern! Während die Designstandards in Dutzenden von Mikrometern gemessen wurden, war alles in Ordnung, aber dies konnte natürlich nicht lange dauern, und die Ionenimplantation ersetzte die Diffusion.

    Während der Ionenimplantation wird ein Strahl von Störstellenionen beschleunigt und auf einen Siliziumwafer gerichtet. In diesem Fall bewegen sich alle Ionen in eine Richtung, was ihre Ausbreitung zu den Seiten praktisch ausschließt. Theoretisch natürlich. In der Praxis kriechen die Ionen noch etwas zu den Seiten, wenn auch in sehr viel geringerem Abstand als bei der Diffusion.

    Wenn wir jedoch zu der Figur des Transistors zurückkehren, werden wir feststellen, dass der Unterschied zwischen der topologischen und der effektiven Länge des Kanals genau aufgrund dieser geringen Streuung beginnt. Sie könnte grundsätzlich vernachlässigt werden, ist aber nicht der einzige Grund für den Unterschied. Es gibt noch kurze Kanaleffekte. Es gibt fünf davon, und sie ändern die Parameter des Transistors auf unterschiedliche Weise, wenn sich die Länge des Kanals unterschiedlichen physikalischen Grenzen nähert. Ich werde nicht alle beschreiben, ich werde auf das für uns relevanteste eingehen - DIBL (Drain-induzierte Barriereabsenkung, Drain-induzierte Absenkung der potenziellen Barriere).

    Um in den Drain zu gelangen, muss das Elektron (oder Loch) die potenzielle Barriere des pn-Überganges überwinden. Die Spannung am Gate verringert diese Barriere und steuert somit den Strom durch den Transistor, und wir möchten, dass die Gate-Spannung die einzige Steuerspannung ist. Wenn der Transistorkanal zu kurz ist, beginnt der Drain-pn-Übergang leider das Verhalten des Transistors zu beeinflussen, was zum einen die Spannungsschwelle verringert (siehe Abbildung unten), und zum anderen beeinflusst die Spannung durch den Transistor nicht nur das Gate , sondern auch am Drain, weil die Dicke des pn-Überganges im Verhältnis zur Spannung am Drain zunimmt und dementsprechend den Kanal verkürzt.


    Abbildung 5. Drain-induzierter Barriereabsenkungseffekt (DIBL).
    Quelle - Wikipedia.


    Darüber hinaus führt die Verringerung der Kanallänge dazu, dass Ladungsträger frei von der Source in den Drain fallen, den Kanal umgehen und einen Leckstrom bilden (schlechter Strom in der folgenden Abbildung). Dies ist auch der statische Stromverbrauch, dessen Ausbleiben einer der wichtigen Gründe für den frühen Erfolg des CMOS war -Technologie, eher hemmend im Vergleich zu den damaligen bipolaren Konkurrenten. In der Tat hat jeder Transistor in der modernen Technologie einen Widerstand parallel dazu, dessen Nennwert um so kleiner ist, je kürzer die Kanallänge ist.


    Abbildung 6. Statisches Verbrauchswachstum aufgrund von Lecks in Kurzkanaltechnologien.
    Quelle - Inhaltsangabe.



    Abbildung 7. Anteil des statischen Energieverbrauchs von Mikroprozessoren bei verschiedenen Designstandards.

    Quelle - B. Dieny et. al., "Spin-Transfer-Effekt", International Journal of Nanotechnology, 2010


    Nun, wie Sie in der Abbildung oben sehen können, ist der statische Verbrauch viel höher als der dynamische und ist ein wichtiges Hindernis für die Herstellung von Chips mit niedriger Leistung, z. tragbare Elektronik und das Internet der Dinge. In etwa zu dem Zeitpunkt, als es zu einem wichtigen Problem wurde, begann Marketing Marketing mit Designstandards, da der Fortschritt in der Lithographie den Fortschritt in der Physik zu übertreffen begann.

    Um den unerwünschten Auswirkungen eines kurzen Kanals auf Designstandards von 800 bis 32 Nanometern entgegenzuwirken, wurden viele verschiedene technologische Lösungen erfunden, und ich werde sie nicht alle beschreiben. Andernfalls wird der Artikel sehr unansehnlich, aber mit jedem neuen Schritt musste ich neue Lösungen einführen - zusätzlich Dotierbereiche neben pn-Übergängen, Dotierung in der Tiefe, um Undichtigkeiten zu verhindern, lokale Umwandlung von Silizium in Transistoren in Silizium-Germanium ... Kein einziger Schritt bei der Verringerung der Größe von Transistoren war einfach ach so


    Abbildung 8. Die effektive Kanallänge in den 90-nm- und 32-nm-Technologien. Transistoren werden im gleichen Maßstab geschossen. Die Halbkreise in den Figuren sind eine Form einer zusätzlichen Anpassung der schwachen Drainage (LDD, leicht dotierter Drain), um die Breite der pn-Übergänge zu verringern.

    Quelle - Inhaltsangabe.


    Typische Dimensionen der Metallisierung und der Abstand zwischen den Elementen während des Übergangs von 90 nm auf etwa 28 nm nahmen im Verhältnis zur Abnahme der Designstandards ab, das heißt, die typische Größe der nächsten Generation betrug 0,7 von der vorherigen (um eine zweifache Verringerung der Fläche gemäß dem Moore'schen Gesetz zu erhalten). Gleichzeitig nahm die Kanallänge im Vergleich zur vorherigen Generation im besten Fall um 0,9 ab, und die effektive Kanallänge veränderte sich praktisch überhaupt nicht. Aus der obigen Abbildung ist klar ersichtlich, dass sich die linearen Abmessungen der Transistoren nicht um den Faktor drei verändert haben, wenn sie von 90 nm auf 32 nm gingen. Alle Spiele der Technologen zielten darauf ab, Gate-Überlappungen und dotierte Bereiche zu reduzieren, und es wurde keine Überwachung auf statische Lecks durchgeführt, was dies nicht zuließ Der Kanal ist kürzer.

    Als Ergebnis wurden zwei Dinge klar:

    1. unter 25-20 nm ohne technologischen Durchbruch gehen wird nicht funktionieren;
    2. Für Vermarkter ist es zunehmend schwieriger geworden, ein Bild davon zu zeichnen, wie der technologische Fortschritt mit dem Mooreschen Gesetz übereinstimmt.

    Das Mooregesetz ist im Allgemeinen ein kontrovers diskutiertes Thema, da es kein Naturgesetz ist, sondern eine empirische Beobachtung bestimmter Fakten aus der Geschichte eines bestimmten Unternehmens, die auf den zukünftigen Fortschritt der gesamten Branche hochgerechnet werden. Tatsächlich ist die Popularität von Moores Gesetz untrennbar mit den Vermarktern von Intel verbunden, die es zu ihrem Banner gemacht haben und die Branche sogar jahrelang vorwärtsgetrieben haben und sie dazu zwingen, das Mooresche Gesetz einzuhalten, wo sich das Warten lohnt.

    Was ist der Ausweg von Vermarktern? Sehr elegant

    Die Länge des Transistorkanals ist gut, aber wie können wir die Flächenverstärkung schätzen, die den Übergang zu neuen Designstandards ermöglicht? In der Industrie wurde lange Zeit der Bereich einer Sechs-Transistor-Speicherzelle verwendet, dem beliebtesten Baustein von Mikroprozessoren. Aus diesen Zellen bestehen normalerweise der Cache-Speicher und die Registerdatei, die einen Halbkristall belegen kann. Aus diesem Grund werden die Anordnung und die Topologie der Sechs-Transistor-Zellen immer sorgfältig bis an die Grenzen ausgelockert (oftmals spezielle Personen, die genau das tun). Dies ist also wirklich ein gutes Maß Packungsdichte.


    Abbildung 9. Diagramm einer statischen Sechs-Transistor-Speicherzelle.


    Abbildung 10. Unterschiedliche Topologieoptionen für eine statische 6-Zellen-Speicherzelle. Quelle - G. Apostolidis et. al., „Design und Simulation von 6T-SRAM-Zellarchitekturen in 32-nm-Technologie“, Journal of Engineering Science and Technology Review, 2016

    Lange Zeit wurde in technischen Beschreibungen die Zahl der Designstandards von der zweiten Zahl begleitet - dem Bereich der Speicherzelle, der theoretisch verwendet werden sollte von der Länge des Kanals abgeleitet werden. Und dann gab es eine interessante Substitution von Konzepten. In dem Moment, in dem die direkte Skalierung aufhörte zu arbeiten und die Kanallänge nach Moores Gesetz alle zwei Jahre nicht mehr abnahm, vermuteten die Vermarkter, dass es nicht möglich war, den Bereich der Speicherzelle aus den Entwurfsnormen abzuleiten, sondern die Abbildung der Entwurfsnormen aus dem Bereich der Speicherzelle!

    Das heißt natürlich: „Früher hatten wir eine Kanallänge von 65 nm und einen Speicherzellenbereich von X, und jetzt ist die Kanallänge 54 nm. Aber wir haben die Metallisierung gestochen, und jetzt ist der Zellbereich X / 5, was ungefähr dem Übergang von 65 auf 28 nm entspricht. Sagen wir allen, dass wir 28-nm-Design-Normen haben, und wir werden niemandem von der 54-nm-Kanallänge erzählen? “Aus Gründen der Fairness ist„ gestochene Metallisierung “auch eine wichtige Errungenschaft und einige Zeit nach dem Beginn der Probleme mit der Miniaturisierung der Transistoren selbst Die minimale Breite der Metallisierung, die Größe des Kontakts zum Transistor oder eine andere Abbildung der Topologie entsprach den geforderten Designstandards. Aber dann begannen Tänze mit FinFET-Transistoren, bei denen die Schlüsseldimensionen in keiner Weise mit der Auflösung der Lithographie, der Geschwindigkeit der Miniaturisierung der Transistoren und allem, was letztendlich auseinanderging, zusammenhängen.


    Abbildung 11. Vergleich der 14-nm- und 10-nm-Intel-Technologien.
    Die Quelle ist Intel.


    Hier ist ein großartiges Beispiel für diese "neue Skalierung". Es wird gezeigt, wie sich die charakteristischen Abmessungen in der Speicherzelle geändert haben. Viele Parameter, aber kein Wort zur Länge und Breite des Transistorkanals!

    Wie haben die Technologen das Problem der Unmöglichkeit gelöst, die Länge des Kanals zu reduzieren und die Leckage zu kontrollieren?

    Sie fanden zwei Wege. Die erste ist frontal: Wenn die Ursache für die Undichtigkeiten eine große Implantationstiefe ist, reduzieren wir sie, vorzugsweise radikal. Die "Silizium-auf-Isolator" -Technologie (SOI-Technologie) ist seit langem bekannt (und wurde in all diesen Jahren aktiv eingesetzt, beispielsweise in 130-32-nm-AMD-Prozessoren, 90-nm-Prozessoren der Sony Playstation 3 und auch in der Hochfrequenz-, Leistungs- oder Weltraumelektronik) Mit einem Rückgang der Designstandards erhielt sie einen zweiten Wind.


    Abbildung 12. Vergleich von Transistoren, die unter Verwendung herkömmlicher Volumen- und FDSOI-Technologien (voll erschöpfter SOI) hergestellt wurden.
    Quelle - ST Mikroelektronik .


    Wie Sie sehen, ist die Idee mehr als elegant - unter einer sehr dünnen aktiven Schicht befindet sich Oxid, das den schädlichen Ableitstrom an der Rebe beseitigt! Gleichzeitig wird durch Verringerung der Kapazität der pn-Übergänge (vier der fünf Seiten des Ablasswürfels wurden entfernt) die Geschwindigkeit erhöht und der Stromverbrauch immer noch reduziert. Deshalb werden die Technologien FDSOI 28-22-20 nm jetzt aktiv als Plattformen für IoT-Chips beworben - der Verbrauch nimmt in der Tat um ein Vielfaches ab, wenn nicht sogar um eine Größenordnung. Und dieser Ansatz ermöglicht es in Zukunft, einen gewöhnlichen flachen Transistor mit 14–16 nm zu verkleben, was die volumetrische Technologie nicht zulässt.

    Trotzdem fällt FDSOI nicht besonders unter 14 nm, und die Technologie hat auch andere Probleme (zum Beispiel die fürchterlich hohen Kosten für SOI-Substrate), und daher ist die Industrie zu einer anderen Lösung gekommen - FinFET-Transistoren. Die Idee eines FinFET-Transistors ist auch sehr elegant. Wollen wir, dass der größte Abstand zwischen Drain und Source vom Shutter gesteuert wird? Lasst uns diesen Raum mit einem Verschluss an allen Seiten umgeben! Nun, nicht alle, drei werden ausreichen.


    Abbildung 13. FinFET-Struktur.
    Quelle - A. Tahrim et al., "Design- und Leistungsanalyse von 1-Bit-FinFET-Volladdiererzellen für die Subschwellenregion bei 16-nm-Prozesstechnologie", Journal of Nanomaterials, 2015



    Abbildung 14. Vergleich der Leistungsaufnahme verschiedener Varianten des Addierers, durchgeführt an Planartransistoren und FinFET.
    Quelle - A. Tahrim et al., "Design- und Performance-Analyse von 1-Bit-FinFET-Zement für den Schwellenbereich bei 16-nm-Prozesstechnologie", Journal of Nanomaterials, 2015


    In FinFET ist der Kanal nicht flach und befindet sich direkt unter der Substratoberfläche. und es bildet eine vertikale Flosse (Flosse - dies ist eine Flosse), die über die Oberfläche vorsteht und an drei Seiten von einem Fensterladen umgeben ist. Somit wird der gesamte Raum zwischen dem Drain und der Source durch den Verschluss gesteuert, und das statische Leck wird stark reduziert. Der erste FinFET, der von Intel bei den Designstandards von 22 nm in Serie veröffentlicht wurde, wurde dann von den übrigen Top-Herstellern, darunter ein SOI-Apologet wie Global Foundries (ehemals AMD), hochgezogen.

    Die Kanalvertikalität in FinFET ermöglicht unter anderem eine Einsparung von Zellenraum, da FinFET mit einem breiten Kanal eine relativ geringe Projektion aufweist und dies wiederum den Vermarktern mit ihren Geschichten über den Speicherzellenbereich und dessen zweifacher Abnahme mit jedem neuen Produkt half Schritt "Design Standards", in keiner Weise an die physikalische Größe des Transistors gebunden.


    Abbildung 15. Topologien verschiedener Speicherzellenvarianten (5T-9T) in Technologie mit FinFET. Quelle - M. Ansari et. al., „FinMET technologies“, VLSI Journal on Integration, Band 50, Juni 2015.

    Hier einige Beispiele verschiedener Speicherzellen in der Technologie. mit FinFET. Sehen Sie, wie die geometrische Breite des Kanals viel kleiner als die Länge ist. Es ist auch ersichtlich, dass trotz aller Störungen das Topologie-Lambda-System immer noch für quantitative Schätzungen verwendet wird. Und was ist mit absoluten Zahlen?


    Abbildung 16. Einige Transistorgrößen in 14 bis 16-nm-Technologien.
    Quelle - die ConFab 2016 Konferenz.


    Wie aus der Figur ersichtlich, beträgt die topologische Länge des Kanals in der 16-nm-FinFET-Technologie wie oben erwähnt immer noch mehr als 20 bis 25 nm. Und das ist logisch, denn Physik lässt sich nicht täuschen. Aber aus derselben Figur können Sie eine andere, interessantere Schlussfolgerung ziehen: Wenn Sie genau hinsehen, wird deutlich, dass die in Transistoren verfügbare Mindestgröße nicht die Länge des Kanals ist, sondern die Breite der Finne. Und hier erwartet uns eine amüsante Entdeckung: Die Flossenbreite in der Intel-Prozesstechnologie beträgt 16 nm (Trommelwirbel!) EIGHT Nanometer.


    Abbildung 17. Finendimensionen in der 14-nm-Intel-Prozesstechnologie.
    Quelle - wikichip.org


    Wie Sie sehen können, haben sich Vermarkter, die an die Größe der Speicherzelle gebunden sind, selbst getäuscht, und jetzt müssen sie die Anzahl mehr angeben, als sie könnten. In der Tat war die Verwendung einer Metrik, die die Packungsdichte widerspiegelte, unter den Bedingungen einer grundlegenden Änderung der Struktur des Transistors und der Erwartung der Benutzer, eine Art Metrik zu hören, wahrscheinlich die einzig richtige Entscheidung, und letztendlich hatten Vermarkter recht, obwohl dies manchmal zu rechtem Ergebnis führt lustige Situationen, in denen die gleichen Designstandards in verschiedenen Unternehmen unterschiedlich genannt werden. Wenn Sie beispielsweise die Nachrichten lesen, dass TSMC bereits 7 nm eingeführt hat und Intel den Produktionsstart von 10 nm erneut verzögert, ist es erwähnenswert, dass 7 nm TSMC und 10 nm Intel tatsächlich die gleichen Designstandards darstellen und Packungsdichte und die Größe der einzelnen Transistoren.

    Was weiter? In der Tat weiß niemand. Moores Gesetz hatte sich schon vor langer Zeit erschöpft, und vor zehn Jahren war die Antwort auf die Frage „Was kommt als Nächstes?“ Zu finden. Man könnte in Berichten von Forschungszentren feststellen, dass zunehmend vielversprechende Entwicklungen aufgegeben werden müssen, da sie sich als zu komplex erweisen. in der Umsetzung. Bei den Platten mit einem Durchmesser von 450 Millimetern ist dies bereits geschehen, dies ist zum Teil bei der EUV-Lithographie (mit der Wissenschaftler seit etwa zwanzig Jahren getragen werden) der Fall. Dies wird wahrscheinlich bei Transistoren auf Graphen- und Kohlenstoffnanoröhrchen der Fall sein. Ein weiterer technologischer Durchbruch ist erforderlich, aber der Weg dahin ist leider noch nicht sichtbar. Es kam zu dem Punkt, dass der neue TSMC-Direktor Mark Liu anriefDie vielversprechendste Richtung bei der Entwicklung der Mikroelektronik-Technologie ist nicht die Verringerung der Transistoren, sondern die 3D-Integration. „Echte“ 3D-Integration wird in der Tat nicht nur mehrere Chips in einem einzigen Gehäuse vereinen , sondern auch ein großer Meilenstein bei der Entwicklung der Mikroelektronik sein, doch scheint das Gesetz von Moore als das Gesetz der Reduzierung der Transistoren kleiner zu sein.

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